| V I S U A L I Z Z A D I S C U S S I O N E |
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Inserito il - 25 agosto 2011 : 08:53:00
Sono state diffuse dalla JEDEC (Joint Electron Device Engineering Council), l’organizzazione che si occupa di definire gli standard nel campo dell’elettronica e dei semiconduttori, alcune anticipazioni sulle specifiche delle memorie DDR4, che verranno completate il prossimo anno.
La prima novità riguarda i consumi delle memorie, che lavoreranno ad una tensione di 1,2 volt contro gli 1,5 delle DDR3. Relativamente invece alle prestazioni la velocità di trasferimento per pin va da 1,6 GT/s fino ad un massimo di 3,2 GT/s.
Ciò consentirà di far lavorare le memorie, considerando i moltiplicatori di frequenza interni, a frequenze di lavoro decisamente elevate, probabilmente al di sopra dei 4 GHz. Numerose altre migliorie effettuate sull’architettura delle memorie permetteranno di migliorarne l’efficienza.
A]dditional features in development include:
Three data width offerings: x4, x8 and x16
New JEDEC POD12 interface standard for DDR4 (1.2V)
Differential signaling for the clock and strobes
New termination scheme versus prior DDR versions: In DDR4, the DQ bus shifts termination to VDDQ, which should remain stable even if the VDD voltage is reduced over time.
Nominal and dynamic ODT: Improvements to the ODT protocol and a new Park Mode allow for a nominal termination and dynamic write termination without having to drive the ODT pin
Burst length of 8 and burst chop of 4
Data masking
DBI: to help reduce power consumption and improve data signal integrity, this feature informs the DRAM as to whether the true or inverted data should be stored
New CRC for data bus: Enabling error detection capability for data transfers – especially beneficial during write operations and in non-ECC memory applications.
New CA parity for command/address bus: Providing a low-cost method of verifying the integrity of command and address transfers over a link, for all operations.
DLL off mode supported |
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